Testkostenabschätzung für das Floorplanning von 3D-Aufbauten

Mit weiterer Vergrößerung der Chipfläche für komplexe SOCs sinkt deren Ausbeute dramatisch. Ein Ausweg aus dieser Situation bieten 3D-Aufbauten, bei denen die Gesamtfläche des SOCs auf mehrere Ebenen verteilt werden, die dann aufeinander gestapelt und mittels TSVS untereinander verbunden werden. In diesem Paper soll ein Ansatz zur Partitionierung von 3D-System unter der Berücksichtigung von Testkosten vorgestellt werden. Da eine Partitionierung des Systems nur nach den Gesichtspunkten Chipfläche und Verzögerungszeit zu schlecht testbaren Schaltungen führen kann, soll dieses bei der Partitionierung in die Teilsysteme berücksichtigt werden. Diese Berücksichtigung erfolgt über die Abschätzung der Testkosten für einen konkreten Aufbau. Mit dieser Abschätzung kann dann eine Optimierung nach den Kriterien Chipfläche, Verzögerungszeit und Testkosten erfolgen.