Entwurfstechnik vom Algorithmus zur ASIC-Implementierung. Ein paralleler Golay-Decoder in FPGA-Technologie

Am Beispiel eines parallelen Golay-Decoders zur Fehlerkorrektur wird der Entwurf exemplarisch dargestellt, ausgehend von einem Algorithmus zur digitalen Signalverarbeitung bis zur ASIC-Implementierung für hohe Datenraten. Es zeigt sich, daß ein effizienter Entwurfsablauf die optimale Verknüpfung von Algorithmusebene, Funktionsblockebene und Logikebene mit interaktiver Einwirkung erfordert. Der Decoder-Chip wurde mit einem Actel-FPGA realisiert, dadurch wurden die Entwurfszeit und -kosten für den Prototyp erheblich reduziert.