VHDL-Entwurf von universellen I/O-Modulen für die Ankopplung von Hardware an eine Matlab/Simulink-Umgebung

Da elektronische Systeme heutzutage immer leistungsfähiger sein müssen, und deswegen immer komplexer werden, ist es notwendig auf einer höheren Abstraktionsebene zu entwickeln. Eine Methode, die dies ermöglicht, ist das Model Based Design. Hierbei wird mit Hilfe einer speziellen Entwicklungsumgebung (in diesem Fall Matlab/Simulink), durch Verbinden von Funktionsblöcken, ein Modell des Systems erstellt. Nach erfolgreicher Simulation wird aus diesem Modell direkt C-Code für die Zielhardware generiert. Um diesen Code testen zu können, wird eine Hardware benötigt, die es ermöglicht unterschiedlichste Sensoren und Aktoren mit der Zielhardware zu verbinden um so das Verhalten des realen Systems überprüfen zu können. Im Rahmen dieser Diplomarbeit wird ein VHDL-Design entwickelt, welches acht ADC- und 4 DAC-Kanäle ansteuert, alle Werte in einem DDR2-SDRAM zwischenspeichert, über eine ISA-Schnittstelle mit der Zielhardware kommuniziert und somit die Grundlage für den Test von automatisch generiertem C-Code darstellt. Das Ergebnis dieser Arbeit ist ein blockorientiertes, synthesefähiges VHDL-Design, welches die genannten Anforderungen erfüllt und dessen korrektes Schnittstellenverhalten nach erfolgreicher Synthese und Download auf einen Virtex-5 LX50 FPGA nachgewiesen werden konnte.