Protokoll-Engineering und HDL Generierung mittels einer MATLAB/Simulink Stateflow Modellierung

Protokolle vereinfachen seit den 70er Jahren die Nutzung von Netzwerken und standardisieren deren Implementierung. Ihr Inhalt, welcher innerhalb ihrer Spezifikation festgelegt wird, besitzt oftmals einen beschreibenden Charakter, wie die Funktionalität umgesetzt werden soll. Eine Möglichkeit Abläufe auf eine eindeutige und nachvollziehbare Art darzustellen, bieten Zustandsautomaten mit ihrer Repräsentation in Form von Zustandsdiagrammen. Mit Hilfe des MATLAB/Simulink-Addons Stateflow wird Entwicklern die Möglichkeit gegeben, die Funktionalität eines Protokolls direkt in Form von Zustandsdiagrammen formal umzusetzen. Diese können während der Entwicklung simuliert und anschließend verifiziert werden. Abschließend kann der Automat über die durch den Embedded-Coder gegebene Möglichkeit der Codegenerierung in C oder C++ Code überführt werden. Sollen bestimmte Funktionen, welche durch das Protokoll gefordert werden in Hardware realisiert werden, kann dies über den HDL-Coder realisiert werden, wobei Code in den Beschreibungssprachen Verilog-HDL oder VHDL generierbar ist. Durch den breiten Funktionsumfang, welchen MATLAB/Simulink bietet, ist es möglich den gesamten Entwicklungsfluss, von der Modellierung über die Simulation, Verifikation und die anschließende Codegenerierung zu realisieren. Weitere Vorteile ergeben sich in der Schnittstelle zu den Simulationswerkzeugen ModelSim der Firma Mentor Graphics oder Incisive der Firma Cadence. Durch diese Schnittstelle kann eine Testbench, oder bereits vorhandener Code in Verilog-HDL oder VHDL für eine Verifikation herangezogen werden.