Optimierte Netzlistengenerierung bei der High-Level-Synthese anhand der Layoutvorgaben für dynamisch rekonfigurierbare FPGAs

Diese Arbeit beschäftigt sich mit der Optimierung von Layouts für dynamisch rekonfigurierbare FPGAs hinsichtlich verschiedener Kostenfaktoren. Ausgangspunkt sind die Netzlisten einzelner Tasks, in denen mit Clique-Partitioning Gemeinsamkeiten bzw. Überschneidungen markiert werden. Unter Verwendung der Optimierungsheuristik Simulated Annealing wird die Kostensenkung des Layouts untersucht. Um viele Iterationen durchführen zu können, wird ein hierarchisches Containermodell der FPGA-Fläche erstellt, das es ermöglicht, Verschiebungen im Layout schnell zu berechnen und dennoch die FPGA-Fläche effektiv auszunutzen. Am Beispiel eines Reed-Solomon-Koders werden die Simulationsergebnisse diskutiert und bewertet. Mit Ausblick auf weiterführende Arbeiten schließt die Diplomarbeit ab.