Richtiges Timing - Zeitangaben in der VHDL-Modellierung

Peer, D.D.Peer2022-03-032022-03-031997https://publica.fraunhofer.de/handle/publica/191216Der Beitrag beschäftigt sich mit der Verwendung von Zeitangaben bei der Modellierung mit VHDL. Es werden Grundlagen vermittelt, deren Verständnis Voraussetzung für die korrekte Modellierung ist. In einem Folgebeitrag stehen dann Anwendungen im Vordergrund.dedebuggingdelay modelingFehlersuchehardware description languageHardwarebeschreibungssprachelogic synthesisLogiksynthesesimulationtestbenchVHDL006621Richtiges Timing - Zeitangaben in der VHDL-Modellierungjournal article