Design-Partitionierung für eine verteilte Hardware-Emulation auf einer dynamisch rekonfigurierbaren FPGA-Plattform

In der Arbeit wurde ein Verfahren entwickelt, welches HW-Designs in geeigneter Weise für partielle, zeitverteilte Hardware-Emulationen anpasst. Dabei wird zunächst analysiert, was für spezifische Randbedingungen bei der Modularisierung zu beachten sind und welche Informationen aus der Design-Beschreibung für das Partionierungs-Verfahren benötigt werden. Zwei mögliche Verfahren, welche die benötigten Daten aus dem HW-Design extrahieren und an eine Schnittstelle für den externen Partitionierungsalgorithmus übergeben können, werden in dieser Arbeit vorgestellt und verglichen. Anschließend wird die gewählte Form der technischen Umsetzung einer automatischen Design-Partionierung beschrieben. Die gewonnenen Erkenntnisse und die Beschreibung des Partitionierungs-Verfahrens gliedern sich in den Rahmen laufender Forschungen auf dem Gebiet des dynamisch rekonfigurierbaren HW-Designs ein.