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Fraunhofer-Gesellschaft
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  4. Selbstkalibrierende Sigma-Delta-Umsetzer mit Multibit-Rückführung
 
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1998
Conference Paper
Title

Selbstkalibrierende Sigma-Delta-Umsetzer mit Multibit-Rückführung

Abstract
Ein 5 Bit 150 MS/s, CMOS Parallel ADI mit einer Verlustleistung von nur 85 mW (88 MS/s) mit einstellbarer Referenz wird vorgestellt. Durch Maßnahmen zur Verlustleistungsminimierung wird dieser niedrige Wert möglich. Der ADU erreicht eine ENOB von mehr als 4 bit bei 44 MHz Eingangssignal. Messungen bestätigen hervorragende statische und dynamische Eigenschaften mit sehr niedriger Verlustleistung und einer geringen Fläche von nur 0,9 mm2.
Author(s)
Hauer, H.
Mödl, S.
Mainwork
Mikroelektronik für die Informationstechnik. Vorträge der ITG-Fachtagung am 3. und 4. März 1998 in Hannover  
Conference
Fachtagung Mikroelektronik für die Informationstechnik 1998  
Language
German
IIS-A  
Keyword(s)
  • CMOS-Integration

  • Sigma-Delta-ADC

  • Sigma-Delta-ADU

  • Sigma-Delta-Analog-Digital-Umsetzer

  • Sigma Delta Analog to Digital Converter

  • system comparison

  • Systemvergleich

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