Under CopyrightSkubich, ChristianSchneider, PeterGöhringer, DianaIqbal, Syed UmerSyed UmerIqbal2025-07-102025-07-102025-07https://doi.org/10.24406/publica-4866https://publica.fraunhofer.de/handle/publica/48941010.24406/publica-4866Although, currently available time-to-digital converters (TDCs) are able to process events with great precision, they typically timestamp only a single event in a clock cycle, which limits their dead time. In this thesis, we have designed an FPGA-based Tapped Delay Line TDC that can process multiple events that occur within the same clock period. Several measurements were taken from a physical delay line to obtain information about the non-ideal effects, which was then used to develop a simulation model for the delay line. The model is utilized to verify the functionality of the encoder, which identifies the bin positions for multiple events in a single clock cycle. For comparison, different variants were designed based on the number of sections and the implementation of the calibration table. At the end, we were able to reduce the dead time to 0,4 ns and process up to four events occurring in a single clock cycle. Design trade-offs and an adapted reset mechanism further resulted in significantly smaller resources utilization compared to the state of the art.Obwohl derzeit verfügbare Zeit-Digital-Wandler den Zeitpunkt von Ereignisse mit hoher Präzision messen können, verarbeiten sie üblicherweise nur ein einzelnes Ereig nis pro Taktzyklus, wodurch ihre Totzeit begrenzt ist. In dieser Arbeit haben wir einen FPGA-basierten Zeit-Digital-Wandler entwickelt, der mehrere Ereignisse in nerhalb derselben Taktperiode verarbeiten kann. Um Informationen über nicht ideale Effekte des Systems zu erhalten, wurden Messungen an einer Verzögerungsleitung durchgeführt. Diese wurden anschließend zur Entwicklung eines Simulationsmod ells für die Verzögerungsleitung verwendet. Das Modell dient der Verifizierung der Funktionalität des Encoders, der die Bin-Positionen für mehrere Ereignisse in einem Taktzyklus identifiziert. Zum Vergleich wurden verschiedene Varianten basierend auf der Anzahl der Abschnitte und der Implementierung der Kalibrierungstabelle umgesetzt. Letztendlich konnten wir die Totzeit auf 0,4 ns reduzieren und bis zu vier Ereignisse pro Taktzyklus verarbeiten. Design-Abwägungen und ein angepasster Reset-Mechanismus führten zudem zu einem deutlich geringeren Ressourcenver brauch im Vergleich zum Stand der Technik.enFPGATime-to-Digital ConverterTDC000 Informatik, Informationswissenschaft, allgemeine Werkemaster thesis