Under CopyrightBuhl, RenéSommer, RalfSimhambhatla, Susmitha PriyankaSusmitha PriyankaSimhambhatla2024-12-182024-12-182024-11-30https://doi.org/10.24406/publica-3996https://publica.fraunhofer.de/handle/publica/48085710.24406/publica-3996High-speed Analog-to-Digital Converters (ADC) are essential components in modern electronic systems, especially in communication systems, where high-frequency analog signals must be accurately converted to the digital domain. The Pipeline Analog-to-Digital Converter ( ADC ) architecture offers a promising solution for achieving high speed with high accuracy while maintaining optimal power consumption. This thesis aims to optimize an existing 40M Hz 12-bit pipeline ADC to enhance its power efficiency and accuracy without compromising performance. The optimization process involves investigating the power consumption and performance requirements of internal blocks within the ADC . By analyzing the interdependence between accuracy and performance metrics by system-level behavioral modeling and ideal schematic modeling of the pipeline ADC , potential solutions and block-level requirements are identified to the desired accuracy specifications. As part of the optimization process, a fully differential folded cascode Operational Amplifier (OpAmp) has been designed, and its performance is evaluated in comparison to other state-of-the-art OpAmp topologies. The key objective is to improve the power efficiency of the pipeline ADC without compromising its overall accuracy. The design has been implemented in 180nm CMOS technology, with simulations carried out in the Cadence Virtuoso environment. The results demonstrate improvements in the accuracy and power efficiency of the pipeline ADC . Furthermore, a comparison of the proposed design and the existing pipeline ADC shows an improved performance with a Schreier Figure of Merits (FoM)s of 151.8 dB and 131.3 dB respectively.Hochgeschwindigkeits-Analog-Digital-Wandler (ADC) sind wesentliche Komponenten in modernen elektronischen Systemen, insbesondere in Kommunikationssystemen, in denen hochfrequente analoge Signale genau in den digitalen Bereich umgewandelt werden müssen. Pipeline-ADCs bieten eine vielversprechende Lösung, um hohe Geschwindigkeiten mit hoher Genauigkeit bei optimalem Stromverbrauch zu erreichen. Diese Arbeit konzentriert sich auf die Optimierung eines bestehenden 40 M Hz 12-Bit-Pipeline-ADCs, um seine Energieeffizienz und Genauigkeit ohne Leistungseinbußen zu verbessern. Der Optimierungsprozess umfasst die Untersuchung des Stromverbrauchs und der Leistungsanforderungen der internen Blöcke innerhalb des ADCs. Durch die Analyse der Wechselbeziehung zwischen Genauigkeits- und Leistungsmetriken mittels Verhaltensmodellierung auf Systemebene und idealer schematischer Modellierung des Pipeline-ADCs werden potenzielle Lösungen und Anforderungen auf Blockebene für die gewünschten Genauigkeitsspezifikationen ermittelt. Als Teil des Optimierungsprozesses wurde ein vollständig differentieller Folded Cascode-OpAmp entworfen und seine Leistung im Vergleich zu anderen modernen Operationsverstärker Topologien bewertet. Das Hauptziel besteht darin, die Leistungseffizienz des Pipeline-ADC zu verbessern, ohne seine Gesamtgenauigkeit zu beeinträchtigen. Das Design wurde in einer 180nm CMOS-Technologie implementiert, wobei die Simulationen in der Cadence Virtuoso-Umgebung durchgeführt wurden. Die Ergebnisse zeigen Verbesserungen bei der Genauigkeit und der Leistungseffizienz des Pipeline-ADCs. Darüber hinaus zeigt ein Vergleich zwischen dem vorgeschlagenen Design und dem bestehenden Pipeline-ADC eine verbesserte Leistung mit einem Schreier FoM von 151,8 dB bzw 131,3 dB.enADCFully Differential Folded Cascode OpAmp000 Informatik, Informationswissenschaft, allgemeine Werkemaster thesis