Schlicht, M.M.Schlicht2022-03-032022-03-031996https://publica.fraunhofer.de/handle/publica/187983Anhand einiger einfacher Grundschaltungen wird die Sprache VHDL mit ihren wichtigsten strukturalen und syntaktischen Elementen vorgestellt. Es geht um einen ersten Einblick in die Modellierung mit VHDL, ohne auf alle Details der Sprache einzugehen. In VHDL läßt sich eine Funktion auf viele verschiedene Arten beschreiben. Die hier vorgestellte Form der Beschreibung entspricht den am Fraunhofer-Institut für Integrierte Schaltungen eingeführten Konventionen, auf die in späteren Beiträgen näher eingegangen wird.dehardware description languageHardwarebeschreibungssprachelogic synthesisLogiksyntheseVHDL006621journal article