Under CopyrightLange, AndréAndréLange2024-01-112024-01-112023-10-31https://publica.fraunhofer.de/handle/publica/458640https://doi.org/10.24406/publica-242210.24406/publica-2422Das Teilvorhaben "Effiziente Verifikation der Zuverlässigkeit im Entwurf integrierter Schaltkreise" des Verbundprojektes iRel40 des Fraunhofer IIS/EAS befasst sich mit dem Entwurf integrierter Schaltungen. Um bereits in dieser frühen Phase sicherzustellen, dass ICs und elektronische Systeme in ihrem Einsatzszenario langlebig sein werden, muss die Zuverlässigkeit in Verifikationsschritten analysiert und als Entwurfsziel einbezogen werden. Das ist für Transistorschaltungen im Analogentwurf mit dem Instrument der Alterungssimulation bereits heute möglich, wird unter anderem aber aus Aufwandsgründen selten eingesetzt. Um diese Lücke zu schließen, wird am Fraunhofer IIS/EAS an einer schnellen Analysemöglichkeit für potenzielle uverlässigkeitsprobleme geforscht und gearbeitet. Diese wird die Auswirkungen der Degradationsmechanismen Bias Temperature Instability (BTI) und Hot Carrier Injection (HCI) auf integrierte Transistoren erfassen. Das Ziel ist es, Designern in ihrer gewohnten Entwurfsumgebung eine solche Analyse mit hoher Anschaulichkeit und Nutzbarkeit zur Verfügung zu stellen, damit diese potenzielle Zuverlässigkeitsprobleme der integrierten Transistoren frühzeitig erkennen und beheben können.deDDC::000 Informatik, Informationswissenschaft, allgemeine Werkereport