Schröder, BerndBerndSchröderStube, BerndBerndStubeHoffmann, StefanStefanHoffmannHoene, EckartEckartHoeneMüller, O.O.Müller2024-07-092024-07-092022-06-14https://publica.fraunhofer.de/handle/publica/471182Die fortschreitende Miniaturisierung in der Leistungselektronik hat eine Zunahme der Leistungsdichte auf immer kleineren Flächen bzw. Volumen zur Folge. Die Ableitung der entstehenden Wärme stellt den Layouter dabei vor immer größere Herausforderungen. Der Beitrag stellt ein neues thermisches Analysetool vor, das auf einer Abschätzung der Stromdichte, Verlustleistung und Temperaturverteilung einer Leiterplatte basiert. Das Analysetool kann mittels Schnittstellen zu kommerziellen EDA-Tools wie u.a. Altium Designer und ZUKEN CADSTAR als Add-on-Tool genutzt werden. Die durchgeführten Be-rechnungen basieren nicht auf erzeugte Gerber-Daten, wie in anderen Simulationswerkzeugen, sondern erstmalig nur auf den importierten Layout-Daten aus den EDA-Tools. Die Ermittlung der Stromdichte erfolgt mit einem PEEC-Solver. Das dafür notwendige 3D-Modell wird automatisch vom entwickelten thermischen Analysewerkzeug erzeugt, der Solver aktiviert und die Berechnungsergebnisse extrahiert. Daraus berechnet das Add-on-Tool die Verlustleistung sowie die Temperaturverteilung für einen zuvor zugewiesenen Strom. Die Ergebnisse werden dem Nutzer als thermische Maps präsentiert, so dass dieser hohe Stromdichten und Temperatur-Hotspots leicht im Layout identifizieren und entsprechende Korrekturen in der Bauteilplatzierung durchführen kann. Da in das neue Analysetool auch 3D Gehäuseinformationen geladen werden können, sind alle dieser Korrekturen unmittelbar hinsichtlich 3D-Kollisionen mit dem Gehäuse abprüfbar. Mit diesem neuen Ansatz, thermische Probleme bereits in der Layoutphase zu erkennen, werden Re-Design-Zyklen vermieden.deconference paper