Speitel, M.M.Speitel2022-03-032022-03-031997https://publica.fraunhofer.de/handle/publica/190990Im Rahmen der "VHDL-Ecke" wurden bisher fast alle Elemente der Sprache VHDL und deren Anwendung anhand vieler Beispiele erläutert. Dies waren Entities, Architectures und Configurations. Ein wesentliches Element fehlte bisher noch: die Packages. Dieser Beitrag bringt dem Anwender deren Verwendung und Beschreibung näher.dehardware description languageHardwarebeschreibungssprachelogic synthesisLogiksyntheseVHDL006621journal article