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Prozessor fuer Transformationskodierung von Videosignalen in Echtzeit

Processor for transformation coding of video signals in real-time - has switching matrix with four parallel paths and input adders with delay devices.
 
: Liebsch, W.

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DE 1988-3833367 A: 19880929
DE 1988-3833367 A: 19880929
DE 3833367 A1: 19900405
H04N0007
Deutsch
Patent, Elektronische Publikation
Fraunhofer HHI ()

Abstract
7Die ''Diskrete Cosinus Transformation'' eignet sich vorteilhaft dazu, die Bildenergie auf wenige spektrale Koeffizienten zu konzentrieren. Kodiert werden die fuer einen Bildinhalt wichtigen DCT-Werte. Fuer eine VLSI-Realisierung sollen moeglichst regulaere Schaltkreisstrukturen mit kurzen Verbindungswegen zwischen den einzeln Prozessoreinheiten entwickelt werden, die einen Einsatz auch in HDTV-Systemen mit Videosignalabtastfrequenzen um 80 MHz ermoeglichen. Der Prozessor fuer direkte zweidimensionale DCT enthaelt in vier parallelen Pfaden (01, 02, 03, 04) seriell angeordnete, strukturell identische Basiselemente 1.n (n = 00, 01, ..., 31, ..., 63), am Eingang jedes Pfades einen Addierer (2.i mit i = 1, 2, 3, 4) mit - zum Teil invertierend ausgebildeten - Eingaengen (2.i.j mit j = 1, 2, 3, 4), die zu Vierergruppen parallelgeschaltet und jeweils an eine von vier parallelen Eingangsleitungen (3.k mit k = 1, 2, 3, 4) angeschlossen sind und an einen Bildbloeckespeicher fuehren, aus dem Bloecke zu je 8 x 8 Bildpunkten ausgelesen werden. Videosignaltransformation in Echtzeit, auch fuer HDTV-Systeme mit Abtastfrequenzen von ca. 80 MHz und darueber, als Vorverarbeitung zur Datenreduktion.

 

DE 3833367 A UPAB: 19930928 For discrete cosine transformation for coding video signals in real time, a processor is made from basic elements with a matrix contg. patterns of values connected to a collector line for clocked converting the video signals. The image points are in non overlapping blocks of 8x8. There are four parallel paths (01 to 04) with the serially arranged basic elements, each path having an adder (2.1 to 2.4) with selectively inverting inputs. The first to fourth inputs are in parallel and connected to an input line, and the input lines form four parallel reading lines for a block image memory. For direct two dimensional transformation, the instruction for reading the image point values from the memory block and arithmetically combining in the adders with the value patterns stored in the basic elements, a fixed arrangement is used. A fixed collector line (4.1,4.2) is used for each pair of paths. At the input of a path are two delay devices. USE/ADVANTAGE - For HDTV systems with scanning frequencies of 80 MHz. Short connecting paths are used. 3/8

: http://publica.fraunhofer.de/dokumente/PX-75591.html