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Verfahren und Vorrichtung zur Fehleranalyse digitaler Logikschaltungen

Digital logic circuit fault analysis method, creating history of states by cyclically checking internal circuit nodes while inputting standard signals and retracing when halted due to error.
 
: Haufe, J.; Schwarz, P.; Fritsch, C.; Lueck, V.

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DE 1999-19950838 A: 19991021
DE 1999-19950838 A: 19991021
DE 19950838 C2: 20010927
G01R0031
G01R0031
Deutsch
Patent, Elektronische Publikation
Fraunhofer IIS, Institutsteil Entwurfsautomatisierung (EAS) ()

Abstract
Ein Verfahren zur Fehleranalyse digitaler Schaltungen, die eine Mehrzahl interner Schaltungsknoten mit zugeordneten Nutzregistern aufweisen, in denen Schaltungszustaende der internen Schaltungsknoten, die von Eingangssignalen abhaengen, gespeichert sind, wobei jedem Nutzregister ein Schattenregister, ueber das der Schaltungszustand des Nutzregisters ausgelesen werden kann, zugeordnet ist, umfasst den Schritt des Betreibens der Logikschaltung unter Anlagen von Eingangssignalen an dieselbe und des Protokollierens der angelegten Eingangssignale. Waehrend des Betriebs der Logikschaltung werden die Schaltungszustaende der internen Schaltungsknoten ueber die Schattenregister zyklisch ausgelesen, wobei die Schaltungszustaende der internen Schaltungsknoten der Logikschaltung fuer jeden Zyklus zum Erzeugen einer Schaltungszustandshistorie abgespeichert werden. Beim Auftreten eines vorbestimmten Ereignisses wird der Betrieb der Logikschaltung angehalten, woraufhin in der Schaltungszustandshistorie um eine vorbestimmte Anzahl von Zyklen zurueckgesprungen wird, um eine Softwaresimulation des Betriebs der Logikschaltung unter Verwendung der protokollierten Eingangssignale und der fuer den Zyklus, zu dem zurueckgesprungen wurde, gespeicherten Schaltungszustaende durchzufuehren.

 

FR 2800169 A UPAB: 20010704 NOVELTY - The method involves applying input signals to the circuit under test and establishing the necessary protocol, then cyclically reading the switching states of the internal circuit nodes via the associated image registers. The states are stored for each cycle to generate a historical record which can be retraced in the event of a fault, when the operation of the logic circuit is forcibly halted. At the same time a program simulation is performed using the protocol-formatted input signals and the switching states stored for the cycle which has been returned to. DETAILED DESCRIPTION - An INDEPENDENT CLAIM is included for a device for analyzing faults in digital logic circuits. USE - In fault analysis of digital logic circuits, e.g. FPGAs and PLDs, with several internal nodes and associated working and image registers, the latter enabling the state of the working register to be read. ADVANTAGE - Combines a debugging circuit with a simulation of the operating program to enable the cause of an error to be rapidly determined.

: http://publica.fraunhofer.de/dokumente/PX-67491.html