Fraunhofer-Gesellschaft

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Entwurf eines synthesefähigen VERILOG-HDL-Modells für ein CAN-Bus-Interface

 
: Köhler, C.

Dresden, 1995, 104 S. : Abb.
Dresden, TU, Dipl.-Arb., 1995
Deutsch
Diplom-Arbeit
Fraunhofer IMS, Außenstelle Dresden ( IPMS) ()
Bus; Bussystem; CAN-Bus; Feldbus; Systementwurf; VHDL

: http://publica.fraunhofer.de/dokumente/PX-46695.html