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1993
Conference Paper
Titel
Zuverlässigkeitsuntersuchungen an MOS-Strukturen auf Wafer-Ebene
Abstract
Zur Charakterisierung der Hot-Carrier-Resistenz der Transistoren in CMOS-Schaltungen und für die Lösung von Prozeßmonitoraufgaben eignet sich die Anwendung eines Gateimpulsstreßverfahrens auf Wafer-Ebene. Mit den Programmen "ARON8" und "OPTIKON" können durch Hot-Carrier-Streß deformierte Transistorkennlinien modelliert werden. Auf dieser Grundlage ermöglicht die Netzwerksimulation Veränderungen von Schaltungsparametern vorauszuberechnen, die durch Hot-Carrier-Effekte ausgelöst werden können. Durch TDDB-Messungen auf Wafer-Ebene kann die defektinduzierte Verringerung der Ausfallzeiten an Gateoxidkapazitäten ebenso nachgewiesen werden, wie durch aufwendige Ofentests. Das Testsystem muß die Registrierung der Ausfallereignisse parallel an möglichst vielen Strukturen und mit hoher Zeitauflösung gestatten.
Konferenz