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1997
Journal Article
Titel
Richtiges Timing - Zeitangaben in der VHDL-Modellierung
Abstract
Der Beitrag beschäftigt sich mit der Verwendung von Zeitangaben bei der Modellierung mit VHDL. Es werden Grundlagen vermittelt, deren Verständnis Voraussetzung für die korrekte Modellierung ist. In einem Folgebeitrag stehen dann Anwendungen im Vordergrund.