Fraunhofer-Gesellschaft

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FPGAs. Ein Mythos? Teil 4: Möglichkeiten zur Verifikation einer Hochsprachenbeschreibung

 
: Heusinger, P.; Ronge, K.; Stock, G.

Elektronik 43 (1994), Nr.11, S.60-64
ISSN: 0013-5658
Deutsch
Zeitschriftenaufsatz
Fraunhofer IIS A ( IIS) ()
CPLD; FPGA design; FPGA-Entwurf; logic design; Logik-Design; Optimierung; optimization; SPLD; Technologievergleich; technology comparison; VHDL

Abstract
Der vierte Teil dieser Artikelserie beschäftigt sich ausführlich mit den Möglichkeiten zur Verifikation einer Hochsprachenbeschreibung. Dazu werden unter anderem die funktionale Simulation, die Netzlistensimulation und die zugehörige Testmustergenerierung besprochen.

: http://publica.fraunhofer.de/dokumente/PX-15163.html