Fraunhofer-Gesellschaft

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Entwurfstechnik vom Algorithmus zur ASIC-Implementierung. Ein paralleler Golay-Decoder in FPGA-Technologie

 
: Cao, W.

Müller, D. ; Verein Angewandte Mikroelektronik, Dresden; TU Chemnitz-Zwickau; VDE/VDI-Gesellschaft Mikroelektronik -GME-; Informationstechnische Gesellschaft -ITG-:
Mikroelektronik für die Informationstechnik. Vorträge der ITG-Fachtagung am 18. und 19. März 1996 in Chemnitz
Berlin: VDE-Verlag, 1996 (ITG-Fachbericht 138)
ISBN: 3-8007-2171-6
S.167-171
Informationstechnische Gesellschaft (Fachtagung) <1996, Chemnitz>
Deutsch
Konferenzbeitrag
Fraunhofer IIS A ( IIS) ()
data transmission; Datenübertragung; error control coding; Fehlerkorrektur; Golay code; Kanalcodierung; VLSI architecture; VLSI-Architektur

Abstract
Am Beispiel eines parallelen Golay-Decoders zur Fehlerkorrektur wird der Entwurf exemplarisch dargestellt, ausgehend von einem Algorithmus zur digitalen Signalverarbeitung bis zur ASIC-Implementierung für hohe Datenraten. Es zeigt sich, daß ein effizienter Entwurfsablauf die optimale Verknüpfung von Algorithmusebene, Funktionsblockebene und Logikebene mit interaktiver Einwirkung erfordert. Der Decoder-Chip wurde mit einem Actel-FPGA realisiert, dadurch wurden die Entwurfszeit und -kosten für den Prototyp erheblich reduziert.

: http://publica.fraunhofer.de/dokumente/PX-12633.html