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Systematischer Entwurf analoger Low-Power Schaltungen in CMOS anhand einer kapazitiven Sensorauslese

 
: Bechen, B.

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Stuttgart: Fraunhofer IRB Verlag, 2008, XVIII, 212 S.
Zugl.: Duisburg-Essen, Univ., Diss., 2007
ISBN: 3-8167-7579-9
ISBN: 978-3-8167-7579-9
Deutsch
Dissertation
Fraunhofer IMS ()
Technologieeskalierung; Mismatch-Kompensation; Switched-Opamp Technik; Tiefpass; figure of merit; switched capacitor; Signal-zu-Rausch-Verhältnis; SNR; signal-to-noise ratio; low-power; Sensorauslese; sensor readout circuit; noise; ADC; ADU; SAR ADC; cyclic ADC; Sigma-Delta-ADC; energiesparend; Rauschen; CMOS; Schaltungstechnik

Abstract
In der Mikroelektronik sind energiesparende Schaltungen von wachsender Bedeutung, insbesondere für batteriebetriebene Geräte oder passive Transpondersysteme. Der systematische Entwurf analoger Low-Power Schaltungen wird hier am Beispiel einer Ausleseschaltung für monolithisch integrierbare, kapazitive Drucksensoren durchgeführt. Von den entwickelten Schaltungen wurden zwei ADUs (Analog-Digital-Umsetzer) als Testchip gefertigt.
Die Minimierung der Leistung wird auf verschiedenen Ebenen untersucht. Die drei Hauptebenen befinden sich in der Technologie, der Schaltungstechnik und der Systemarchitektur, wobei die beiden letzteren den Schwerpunkt dieser Arbeit bilden. Auf der Ebene der Schaltungstechnik wird die beste Leistungseffizienz am Beispiel eines Tiefpasses erster Ordnung mit einem bestimmten Signal-zu-Rausch Verhältnis SNR für vier verschiedene Schaltungstechniken bestimmt. Die Systemarchitektur wurde am Beispiel der ADU-Architektur untersucht. Auch hier wird das theoretische Minimum des Leistungsverbrauchs für ein bestimmtes SNR angegeben. Das theoretische Minimum stellt gleichzeitig das Minimum für die Praxis dar.
Zum besseren Vergleich von ADUs, die in verschiedenen Technologien gefertigt worden sind, wird ein technologieunabhängiges Figure of Merit eingeführt. Dabei wird gezeigt, dass die fortschreitende Technologieskalierung in CMOS hilft, dem theoretischen Minimum näher zu kommen.

 

In microelectronics energy efficient circuits are of increasing interest, especially for battery powered devices or passive transponders. While the expertise in the area of digital low-power circuits is well-known, for analog circuit design there is a need for support. Due to this reason, the present work deals with the systematic development of analog circuits dissipating minimal power. The systematic approach is given by the example of a sensor readout circuit for a monolithic integrated, capacitive pressure sensor. For this reason the minimization of the power consumption is investigated at several abstraction levels. The three main abstraction levels are the technology, the circuit technique, and the system architecture, whereas this work focuses on the last two abstraction levels. At technology level the leakage currents, the suitability for low-voltage and the technology robustness can be investigated. The best power efficiency at the abstraction level circuit technique is determined for the example of a first order low pass, which has to provide a certain signal-to-noise ratio SNR. This is performed for four different circuit techniques. The system architecture is examined for the example of ADC (analog-to-digital converter) architectures. Again, the theoretical minimum of the power consumption for a given SNR is determined. This theoretical minimum also provides the practical limit. The limitation due to matching of the components is not considered here, because the matching always depends on the used technology. For a better comparison of ADCs processed in different technologies, a technology independent figure of merit is introduced. There it is shown that the proceeding technology downscaling in CMOS helps to approach the theoretical minimum.
The essential components for the realization of a signal readout for a capacitive sensor are presented and partially a more precise noise analysis is carried out. As a sensor readout on the one hand a basic system using the oscillating principle is proposed. On the other hand, a combination of a capacitance-to-voltage (C/V) converter and an ADC is developed. A comparison of the power efficiency shows that the combination of a C/V-converter and an ADC is superior to the sensor readout according the oscillator principle. A SAR (successive approximation register) ADC and a cyclic ADC have been fabricated as a testchip, and the remaining components were simulated. The cyclic ADC utilizes a new mismatch compensation technique, which allows the use of the switched-opamp (SOA) technique in order to turn off the amplifiers in one phase. Furthermore, for the cyclic ADC an architecture with only one amplifier necessary is proposed. For the SAR ADC an architecture with a reduced number of unity capacitors is given.

: http://publica.fraunhofer.de/dokumente/N-73778.html