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Ultra-Low PoweR TechnologIes and MEmory architectures for IoT

EU-Verbundprojekt im Rahmen HORIZON2020 Initiative ECSEL, Projekt Akronym "PRIME"; Laufzeit des Vorhabens: 01.05-2016 - 30.09.2019
 
: Seidel, Konrad; Eichler, Uwe

:
Volltext urn:nbn:de:0011-n-5969065 (5.7 MByte PDF)
MD5 Fingerprint: e58e6c34bc98e5a6a9a2dbab22b8c3b0
Erstellt am: 25.7.2020


Dresden: Fraunhofer IIS / EAS, 2020, 56 S.
Bundesministerium für Bildung und Forschung BMBF (Deutschland)
16ESE0110S; PRIME
Ultra-Low PoweR TechnologIes and MEmory architectures for IoT
Deutsch
Bericht, Elektronische Publikation
Fraunhofer IIS, Institutsteil Entwurfsautomatisierung (EAS) ()
Fraunhofer IPMS ()
Halbleiter; nichtflüchtiger Speicher; RRAM; MRAM; FDSOI

Abstract
Das Fraunhofer IPMS hat es sich im Rahmen von PRIME zum Ziel gesetzt, neuartige und hochgradig energieeffiziente, nicht-flüchtige Speichertechnologien auf Basis widerstandsschaltender Elemente ins BEOL der 28nm-CMOS-Plattformen von GLOBALFOUNDRIES zu integrieren. Neben der Materialentwicklung geeigneter RRAM- und STT-MRAM-Schichtstapel stand dabei vor allem die Entwicklung und Umsetzung einer BEOL-kompatiblen Integrationsvariante im Vordergrund. Des Weiteren unterstützte das Fraunhofer IPMS das Ziel des Projektpartners GLOBALFOUNDRIES, durch intelligente elektrische Charakterisierungsverfahren prozesstechnische Verbesserungen des Gatestapels in der FDSOI-Technologie schnell umsetzen zu können. Das Ziel der Projektpartner Intelligent Fluids (vormals Bubbles&Beyond) und GLOBALFOUNDRIES, fortschrittliche Cleaning- und Stripchemikalien für die FDSOI-Technologie zu entwickeln, unterstützte das Fraunhofer IPMS durch praxisnahe, nasschemische Tests der neuartigen Chemikalien. EAS hat sich mit dem Entwurf und der Automatisierung Analog/Mixed-Signal-Schaltungen beschäftigt. Der Entwurf war auf ULP-Schaltungen konzentriert – konkret in Form eines ADC, der in drei Varianten (350-, 180- und 22nm-Technologien) realisiert wurde. Alle Designs zeigen äußerst geringe Leistungs-Verbräuche bei moderaten Geschwindigkeiten und Auflösungen. Zur Ermöglichung des Entwurfs in verschiedenen Technologien wurde die Analog-EDA-Methode Intelligent IP weiterentwickelt. Hier lag der Fokus auf der Unterstützung auch kleiner Technologien bis hin zu 22nm. In dem Zusammenhang wurden neue Technologie-Setups (zur Technologie-Abstraktion bzw. -Abbildung) und das dafür nötige Konzept erweitert sowie die Generatoren hinsichtlich der Erfordernisse kleiner Technologen angepasst (z. B. Strukturen für Dummy-Poly bei Transistoren). Die Ergebnisse legen nahe, dass dank der ULP-Schaltungstechnik und dank der Generatoren sparsame Schaltungen deutlich effizienter und in kleinen Technologien entwickelt werden können.

: http://publica.fraunhofer.de/dokumente/N-596906.html