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Thermische Analyse und Optimierung von Wide I/O-Speicher integrierenden 2.5- und 3-D Systemaufbauten

 
: Heinig, Andy; Fischbach, Robert

:
Volltext urn:nbn:de:0011-n-2909124 (584 KByte PDF)
MD5 Fingerprint: 16f5c4fa9ad59232498bab347dd13252
Erstellt am: 29.5.2014


Schneider, Peter (Hrsg.); Dittrich, Michael (Hrsg.) ; Fraunhofer-Institut für Integrierte Schaltungen -IIS-, Institutsteil Entwurfsautomatisierung -EAS-, Dresden:
Dresdner Arbeitstagung Schaltungs- und Systementwurf, DASS 2014. Tagungsband. CD-ROM : 29. - 30.04.2014, Fraunhofer IIS/EAS Dresden
Stuttgart: Fraunhofer Verlag, 2014
ISBN: 978-3-8396-0738-1
ISBN: 3-8396-0738-8
S.10-15
Dresdner Arbeitstagung Schaltungs- und Systementwurf (DASS) <2014, Dresden>
Deutsch
Konferenzbeitrag, Elektronische Publikation
Fraunhofer IIS, Institutsteil Entwurfsautomatisierung (EAS) ()

Abstract
Während des Entwurfs von 2.5D- und 3D-integrierten Schaltungen spielt das thermische Management des Gesamtsystems eine entscheidende Rolle. Dies trifft insbesondere auf High Performance-Anwendungen zu (z.B. bei Kombination von Prozessor und Speicher über den Wide I/O Speicherbus). Da sich technische Lösungen zur Kühlung schnell zu großen Kostenfaktoren entwickeln, ist eine Betrachtung bereits in frühen Entwurfsphasen empfehlenswert. So hat beispielsweise die Entscheidung für ein gestapeltes System oder eine Interposerlösung bereits starken Einfluss auf die benötigte Kühlung. Weiterhin erfordern Systeme mit Datenübertragungsraten im Bereich von 100 und 400 Gbit/s zwischen Prozessor und Speicher ein schnelles und frühes Floorplanning, um die Wärmeverteilung im System (Chips und Package) bestimmen zu können.
Dieser Beitrag beschreibt einen geeigneten Floorplanner mit direktem Zugriff auf einen Octree-basierten FEM-Solver (Finite Element Method) für die Berechnung der Wärmeverteilung im Gesamtsystem. Unser Ansatz erlaubt eine effiziente Entwurfsraumerkundung. Die thermische Simulation auf Systemebene (inkl. Kühlkörper und Package) ersetzt das bisherige manuelle Setzen der Randbedingungen für die einzelnen Chips. Damit beugt dieser Ansatz möglichen Fehlern in diesem Schritt vor. Zur Veranschaulichung unseres Analyse- und Optimierungsverfahrens.

: http://publica.fraunhofer.de/dokumente/N-290912.html