Fraunhofer-Gesellschaft

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Digital mismatch calibration of charge redistribution SAR ADCs

 
: Völker, Matthias; Visakh, Jithin; Hauer, Johann

VDE/VDI-Gesellschaft Mikroelektronik, Mikro- und Feinwerktechnik -GMM-; Informationstechnische Gesellschaft -ITG-; Fraunhofer-Institut für Integrierte Schaltungen -IIS-, Erlangen:
ANALOG 2011. Entwicklung von Analogschaltungen mit CAE-Methoden, Schwerpunkt: Entwurf eingebetteter Sensorsysteme : Beiträge der 12. GMM/ITG-Fachtagung vom 7. bis 9. November 2011 in Erlangen
Berlin: VDE-Verlag, 2011 (GMM-Fachbericht 70)
ISBN: 978-3-8007-3369-9
S.165-168
Fachtagung Entwicklung von Analogschaltungen mit CAE-Methoden (ANALOG) <12, 2011, Erlangen>
Deutsch
Konferenzbeitrag
Fraunhofer IIS ()

Abstract
A low power, small area 12 bit 100 kS/s successive approximation charge redistribution ADC in 150 nm CMOS technology is presented using 43 fF metal-insulator-metal capacitors. Capacitor mismatch which limits the circuit performance and yield is analysed. A mismatch estimation and correction scheme is explained in detail which is able to compensate for mismatch variation of more than ±3 times of the standard deviation. The estimation algorithm is optimized to use only a zero voltage input signal for parameter extraction. In order to achieve INL performance better than ±1 LSB an additional bit of resolution is employed for calibration without additional analog circuitry.

: http://publica.fraunhofer.de/dokumente/N-208278.html