Fraunhofer-Gesellschaft

Publica

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Trench gate integration into planar technology for reduced on-resistance in LDMOS devices

Poster presented at Symposium on Power Semiconductor Devices & ICs 2010, Hiroshima, Japan
 
: Erlbacher, T.; Rattmann, G.; Bauer, A.J.; Frey, L.

:
Poster urn:nbn:de:0011-n-1530233 (4.3 MByte PDF)
MD5 Fingerprint: 15d1b6e14f38a8dad82006f38d3c7899
Erstellt am: 16.2.2011


2010, 1 Folie
International Symposium on Power Semiconductor Devices and ICs (ISPSD) <22, 2010, Hiroshima>
Englisch
Poster, Elektronische Publikation
Fraunhofer IISB ()
integrierte Schaltung; Trockenätzprozess; Leistungselektronik; smart power ICs; Leistungs-MOSFET

: http://publica.fraunhofer.de/dokumente/N-153023.html