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2000
Doctoral Thesis
Titel
Vertikaler EST (Emitter Switched Thyristor) mit SIMOX-Transistor für intelligente Leistungshalbleiter
Abstract
In dieser Arbeit wurden SOI-EST's untersucht, die als Leistungschalter in einen Smart Power-Chip integriert werden können. Es zeigt sich, daß der am Fraunhofer-Institut IMS in Duisburg vorhandene Smart Power-Prozeß für die Herstellung von SOI-EST's nur geringfügig abgewandelt werden muß. Zur Herstellung der lokalen SOI-Gebiete wurden drei unterschiedliche Verfahren verwendet. Obwohl der Übergang zwischen SOI-Gebiet und Bulk bei diesem EST in der aktiven Bauelementfläche liegt, ist keine Abhängigkeit der Eigenschaften des EST's von der Strukturierungsmethode des SOI erkennbar. Folglich kann die einfachste Strukturierungsart - ein Plasmaätzprozeß, bei dem man den Siliziumfilm und das vergrabene Oxid gemeinsam durchätzt - benutzt werden. Die Dotierung der Abschirmschicht unter dem SOI, die gleichzeitig den Basiswiderstand des Thyristors bestimmt, hat dagegen sehr wohl Einfluß auf das Verhalten des EST's. Bei kleiner Implantationsdosis verbessert sich sowohl das Durchlaß- als auch das Zündverhalten. Deshalb sollte die Implantationsdosis möglichst gering gewählt werden. Allerdings muß die Abschirmung des SOI-Bereichs trotzdem noch gewährleistet sein, was im in dieser Arbeit untersuchten Bereich der Fall ist. Die Lebensdauer der Minoritätsladungsträger in der Driftstrecke beeinflußt mehrere Parameter des EST's. Deshalb wurden an vertikalen pin-Dioden Lebensdauermessungen nach der OCVD-Methode auf PT (Punch Through)- und NPT (Non Punch Through)-Wafern vorgenommen. Bei der NPT-Struktur ergibt sich eine Lebensdauer von etwa 6 µs bei niedriger Injektion, während bei der PT-Struktur mit 1,3 µs und 2 µs die "low level"- bzw. "high level"-Lebensdauer in der Bufferschicht gemessen wird. Experimentelle Untersuchungen an den SOI-EST's zeigen, daß die Durchlaßspannung auch beim gezündeten EST von der Länge des Zündgates abhängt. Das Minimum liegt hier bei einer Gatelänge von etwa 16 µm. Auch der Abstand zwischen SIMOX-Kante und Aktivgebiet beeinflußt die Durchlaßspannung. Am günstigsten erweist sich dabei ein Abstand von ca. 3 µm. Außerdem ergibt sich, daß die Durchlaßspannung des EST's bei sehr kleinem Zellpitch merklich ansteigt. Die niedrigste Durchlaßspannung ergibt sich bei einem Streifen-EST mit mäander-förmigem Transistor. Durch die große Kanalweite des SOI-Transistors liegt der Spannungs-abfall dieses EST's mit 1,13 V bei 100 A/cm2 nur wenig über dem eines Thyristors. Bei Verwendung einer "Punch Through" (PT)- anstelle einer "Non Punch Through" (NPT)-Struktur mißt man bei gleicher Spannungsfestigkeit der Bauelemente etwa die gleichen Durchlaßspannungen. Die Abschaltzeit dagegen verkürzt sich bei der PT-Struktur - je nach Meßbedingungen - auf ca. die Hälfte. Eine starke Reduzierung der Abschaltzeit zeigt sich nach einer Lebensdauerbeeinflussung mit Platin. Gleichzeitig steigt jedoch die Durchlaßspannung bei diesen EST's erheblich an, während die maximal abschaltbare Stromdichte kleiner wird. Diese Effekte sollten bei zukünftigen EST's durch Optimierung der Platin-ein-diffusionszeit und -temperatur wesentlich verringert werden.
ThesisNote
Zugl.: Duisburg, Univ., Diss., 2000