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2006
Conference Paper
Titel
Zuverlässigkeitsprognostik von in der Leiterplatte integrierten Chips
Abstract
Das Packaging der Zukunft steht vor großen Herausforderungen, die sich aus einer immer höheren Packungsdichte der Bauelemente und von höheren Signalfrequenzen ableiten. Eine Möglichkeit, diese anzunehmen, besteht in einer dreidimensionalen Systemintegration. Am Fraunhofer-Institut für Zuverlässigkeit und Mikrointegration Berlin wird hierzu die Chip-in Polymer-Technologie verfolgt, bei der Bauelemente auf einer oder auch mehreren Ebenen in die Leiterplatte integriert werden [1]. Dies ist prinzipiell sowohl für aktive als auch für passive Komponenten möglich. Im Rahmen des Forschungsprojekts "Hiding Dies" werden die bereits seit längerem laufenden Arbeiten von der Europäischen Kommission gefördert. -- Als Vorstufe für die Projektdemonstratoren wurde zunächst ein spezielles Testboard mit verschiedenen eingebetteten Chips (u.a. Thermo-Testchips und Daisy-Chains) entwickelt. Finite-Elemente-Rechnungen, gleich zu Beginn des Designprozesses eingeordnet, ermöglichten, das thermische Verhalten vorab zu ermittlen und geeignete Maßnahmen zur Ableitung der Verlustwärme festzulegen. Dies reduzierte die für reale Tests erforderliche Anzahl von Testboards wesentlich. In entsprechender Weise wurde auch das mechanische Verhalten bei zyklischer thermischer Belastung simuliert, woraus wichtige Hinweise für die Gestaltung der elektrischen Verbindungen (Vias) abgeleitet werden konnten. Der grundlegende Aufbau ist in Bild 1 dargestellt. -- Im Beitrag wird über die Herangehensweise berichtet und auf die Besonderheiten einer entwicklungsbegleitenden Simulation mit numerischen Verfahren eingegangen.
Konferenz