Fraunhofer-Gesellschaft

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Simulationsbeschleunigung durch Kopplung eines VHDL-Simulators mit einem FPGA-Board

 
: Haufe, J.; Berndt, T.; Große, J.; Schwarz, P.

Peters, L.; Lagemann, K. ; GMD-Forschungszentrum Informationstechnik GmbH, Sankt Augustin:
Entwurf integrierter Schaltungen. 8. E.I.S.-Workshop : 8. - 9. April 1997 an der Universität Hamburg
Sankt Augustin: GMD Forschungszentrum Informationstechnik, 1997 (GMD-Studien 318)
ISBN: 3-88457-318-7
S.287-296
EIS-Workshop <8, 1997, Hamburg>
Deutsch
Konferenzbeitrag
Fraunhofer IIS, Institutsteil Entwurfsautomatisierung (EAS) ()
FPGA; Modellierung; Simulation; VHDL; Hardware-Software-Codesign

Abstract
Die gestiegene Komplexität sowohl digitaler Schaltungsentwürfe als auch der Umfang der zugehörigen Testvektoren erfordern neue Wege zur Beherrschung der dramatisch angestiegenen Rechenzeiten. Gerade im ASIC-Entwurf ist die Tendenz zu erkennen, zur Senkung der Verifikationszeiten und zur Verringerung des Fertigungsrisikos zunächst Layout-Daten für programmierbare Logik zu generieren, um durch Emulation das Entwurfsergebnis mit vertretbarem Zeitaufwand testen zu können. Obwohl die FPGA-Synthese eigentlich keine grundsätzlichen Probleme bereitet, gestaltet sich die Verifikation und Inbetriebnahme mitunter langwieriger als geplant. Es wird daher eine Modellierungs- und Simulationsmethodik vorgeschlagen, die entwurfsbegleitend FPGA zunächst als VHDL-Modell auf Systemebene betrachtet und letztlich die reale FPGA-Implementation in die Systemsimulation einbezieht. Praktische Erfahrungen wurden beim Entwurf eines Bildverarbeitungssystems unter Verwendung eines FPGA-Boards mit vier FPGA Xilinx XC4025 gesammelt.

: http://publica.fraunhofer.de/dokumente/B-74737.html