Publica
Hier finden Sie wissenschaftliche Publikationen aus den Fraunhofer-Instituten. Auf der Prüfbank. Vorgehensweise beim Erstellen einer VHDL-Testbench. Teil 1
Abstract
Viele Entwickler kennen den Begriff "Testbench" beim Entwurf mit VHDL oder Verilog, haben aber keine praktische Erfahrung im Schreiben von Testbenches. Ohne genaue Kenntnis ist auch nicht einsichtig, weshalb man sich über den eigentlichen Schaltungsentwurf in Hochsprache hinaus die Mühe machen sollte, zusätzlichen Code "um die Schaltung herum" zu schreiben und zu debuggen. Aus mangelnder Kenntnis der Vorteile verzichten daher viele VHDL-Entwickler auf Testbenches, obwohl vielfältige Möglichkeiten zur Simulation, Fehlersuche und Testvorbereitung bestehen.