Fraunhofer-Gesellschaft

Publica

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Auf der Prüfbank. Vorgehensweise beim Erstellen einer VHDL-Testbench. Teil 1

 
: Peer, D.

Elektronik 45 (1996), No.10, pp.146-152
ISSN: 0013-5658
German
Journal Article
Fraunhofer IIS A ( IIS) ()
debugging; Fehlersuche; hardware description language; Hardwarebeschreibungssprache; logic synthesis; Logiksynthese; simulation; testbench; VHDL

Abstract
Viele Entwickler kennen den Begriff "Testbench" beim Entwurf mit VHDL oder Verilog, haben aber keine praktische Erfahrung im Schreiben von Testbenches. Ohne genaue Kenntnis ist auch nicht einsichtig, weshalb man sich über den eigentlichen Schaltungsentwurf in Hochsprache hinaus die Mühe machen sollte, zusätzlichen Code "um die Schaltung herum" zu schreiben und zu debuggen. Aus mangelnder Kenntnis der Vorteile verzichten daher viele VHDL-Entwickler auf Testbenches, obwohl vielfältige Möglichkeiten zur Simulation, Fehlersuche und Testvorbereitung bestehen.

: http://publica.fraunhofer.de/documents/PX-4857.html