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Vertikal-MOS-FET Anordnung

Vertical transistor arrangement
 
: Faul, R.; Seitz, S.

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DE 1988-3838355 A: 19881111
DE 1988-3838355 A: 19881111
DE 3838355 C2: 19930408
H01L0027
German
Patent, Electronic Publication
Fraunhofer IZM ()

Abstract
Die Erfindung bezieht sich auf einen Vertikaltransistoranordnung, die ausgehend von einem Halbleitersubstrat (5, 40) aus einer vertikalen Schichtenfolge (9, 15, 16; 46, 47, 48) aus Halbleitermaterial unterschiedlichen Leitungstyps aufgebaut ist. Die Steuerelektrode (4, 36, 37) ist in einem wenigstens ueber die Kanalzone des Transistors reichenden Graben angeordnet und gegenueber den Halbleiterschichten elektrisch isoliert. Ferner sind Anschluesse fuer die Steuerelektrode sowie die Senke- und Quelle-Bereiche vorgesehen, wobei beim Durchschalten des Transistors ein Hauptstrom vertikal durch die Halbleiterschichten fliesst. Um eine solche Vertikaltransistoranordnung vielseitig einsetzen zu koennen und daraus integrierte Schaltungen auf einem Halbleiterchip aufbauen zu koennen, wird gemaess der Erfindung vorgeschlagen, dass auf beiden Seiten des Grabens (17) fuer die Steuerelektrode (4, 36, 37) jeweils ein Transistor (2, 3; 32, 33, 34, 35) aufgebaut ist, so dass sich ein Doppeltransistor a us zwei Transistoren (2, 3; 32, 33, 34, 35) ergibt, und dass auf dem Halbleitersubstrat (5, 40) eine Isolationsschicht (6, 43) aufgebracht ist, die zumindest einseitig bis an den Graben (17) fuer die Steuerelektrode (4, 36, 37) reicht und dadurch die beiden Transistoren (2, 3; 32, 33, 34, 35) elektrisch voneinander isoliert.

: http://publica.fraunhofer.de/documents/PX-39964.html