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Richtiges Timing - Zeitangaben in der VHDL-Modellierung

	Elektronik 46 (1997), No.10, pp.74-78 ISSN: 0013-5658

	German
	Journal Article
	Fraunhofer IIS A ( IIS) ()
	debugging; delay modeling; Fehlersuche; hardware description language; Hardwarebeschreibungssprache; logic synthesis; Logiksynthese; simulation; testbench; VHDL

Abstract
Der Beitrag beschäftigt sich mit der Verwendung von Zeitangaben bei der Modellierung mit VHDL. Es werden Grundlagen vermittelt, deren Verständnis Voraussetzung für die korrekte Modellierung ist. In einem Folgebeitrag stehen dann Anwendungen im Vordergrund.

: http://publica.fraunhofer.de/documents/PX-31967.html