Fraunhofer-Gesellschaft

Publica

Hier finden Sie wissenschaftliche Publikationen aus den Fraunhofer-Instituten.

Effiziente automatische Generierung von Assertions für industrielle Hardware-Designs

 
: Rogin, F.; Klotz, T.; Rülke, S.; Fey, G.; Drechsler, R.

Fraunhofer-Institut für Integrierte Schaltungen -IIS-, Institutsteil Entwurfsautomatisierung -EAS-, Dresden; TU Dresden; Silicon Saxony e.V., Designer-Arbeitskreis:
Dresdner Arbeitstagung Schaltungs- und Systementwurf, DASS'2008 und Workshop "Entwurf integrierter Schaltungen", WEIS'2008 : 15. und 16. Mai 2008, Dresden
Dresden: Fraunhofer IIS, EAS, 2008
ISBN: 3-9810287-2-4
pp.61-66
Dresdner Arbeitstagung Schaltungs- und Systementwurf (DASS) <2008, Dresden>
Workshop "Entwurf integrierter Schaltungen" (WEIS) <2008, Dresden>
German
Conference Paper
Fraunhofer IIS, Institutsteil Entwurfsautomatisierung (EAS) ()

Abstract
Formale und semi-formale Verifikationstechniken haben das Potential, die Verifikationseffizienz in Zeiten immer komplexerer Hardware-Designs (z.B. System-on-a-Chip, Network-on-a-Chip) zu steigern. Der Einsatz solcher Techniken erfordert jedoch die manuelle und damit fehleranfällige und zeitaufwendige Formulierung von Eigenschaften. In dieser Arbeit stellen wir eine neue Methodik vor, mit der sich die Akteptanz und Effizienz semi-formaler Verifikationstechniken durch die automatische Generierung von Assertions steigern läßt. Das Tool Dianosis setzt die vorgestellte Methodik prototypisch um, indem es auf Basis bereitgestellter Simulationstraces einen Satz von Eigenschaften generiert. Diese werden dem Designer anschließend präsentiert und können nach ihrer erfolgreichen Prüfung in Form von Assertions für eine Assertion-basierte Verifikation weitervervendet werden. Experimente mit verschiedenen Designs demonstrieren die Effizienz des vorgestellten Ansatzes insbesondere hinsichtlich der Verarbeitung von Simulationstraces industriell relevanter Größen von einigen 100 Megabyte.

: http://publica.fraunhofer.de/documents/N-74729.html