Fraunhofer-Gesellschaft

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Silizium Einbett-Technologie mittels Wafer Level Packaging für GaN Leistungselektronik-Bauteilen

 
: Manier, Charles-Alix; Gernhardt, R.; Zoschke, K.; Moens, P.; Oppermann, H.; Lang, K.-D.

Verband Deutscher Elektrotechniker e.V. -VDE-, Berlin; VDE/VDI-Gesellschaft Mikroelektronik, Mikro- und Feinwerktechnik -GMM-:
MikroSystemTechnik Kongress 2017. Proceedings : MEMS, Mikroelektronik, Systeme, 23.-25. Oktober 2017 in München
Berlin: VDE Verlag, 2017
ISBN: 978-3-8007-4491-6
ISBN: 3-8007-4491-0
pp.429-432
MikroSystemTechnik Kongress <2017, München>
German
Conference Paper
Fraunhofer IZM ()

Abstract
Breitbandige Halbleitermaterialien zeigen bessere elektrische Eigenschaften im Vergleich zu Si und können bei höheren Temperaturen eingesetzt werden. Daher stellen das Packaging und die AVT (Aufbau- und Verbindungstechnik) bei der Entwicklung und Durchsetzung von GaN-basierten Leistungslösungen eine der anspruchsvollen Schritte hinsichtlich einer effektiven Implementierung und Systemintegration dar, um die Vorteile der GaN-Halbleiter voll zur Geltung zu bringen. Die Hochtemperatur-Tauglichkeit und ein geringer thermische Widerstand des Modulaufbaus sind Aspekte, die für robuste Systeme zu berücksichtigen sind. Hier wird ein neuer Packaging-Ansatz für die Herstellung von Silizium-basierten Gehäusen durch Wafer-Level-Prozesse vorgestellt. Die 12x9 mm² kompakte Halbbrücke wurde mit GaN-Chips hergestellt, die bis 650V ausgelegt sind. Die gehauste Halbbrücke zeigt bei einem Leckstrom unter 250 nA eine Durschlagfestigkeit bis zu 650 V und einen thermischen Widerstand RthJC (junction to case) von ca. 0,4 K/W.

: http://publica.fraunhofer.de/documents/N-510102.html