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2010
Doctoral Thesis
Titel
Evaluation of CMOS architectures below 50 nm gate length by numerical simulations
Alternative
Untersuchung von CMOS Architekturen mit Gatelängen kleiner 50 nm mittels numerischer Simulationen
ThesisNote
Erlangen-Nürnberg, Univ., Diss., 2010
Verlagsort
Erlangen-Nürnberg