Fraunhofer-Gesellschaft

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Hier finden Sie wissenschaftliche Publikationen aus den Fraunhofer-Instituten.
2008GePaRD - A High-Level generation flow for Partially Reconfigurable designs
Boden, M.; Fiebig, T.; Reiband, M.; Reichel, P.; Rülke, S.
Conference Paper
2008Optimierte Ressourcenallokation bei der High-Level-Synthese für dynamisch rekonfigurierbare FPGAs
Fiebig, T.
: Schüffny, R. (Prüfer); Boden, M. (Prüfer)
Thesis
2007High-level synthesis of HW tasks targeting run-time reconfigurable FPGAs
Boden, M.; Fiebig, T.; Meißner, T.; Rülke, S.; Becker, J.
Conference Paper
2007Optimierte Netzlistengenerierung bei der High-Level-Synthese anhand der Layoutvorgaben für dynamisch rekonfigurierbare FPGAs
Reiband, M.
: Schüffny, R. (Prüfer); Boden, M. (Prüfer)
Thesis
2006A high-level target-precise model for designing reconfigurable HW tasks
Boden, M.; Rülke, S.; Becker, J.
Conference Paper
2006Retargierbarer Entwurfsablauf für dynamisch rekonfigurierbare Hardware
Meißner, T.
: Feske, K. (Prüfer); Boden, M. (Prüfer)
Thesis
2005Entwicklung einer bibliotheksbasierten Entwurfsmethodik zur Datenpfadsynthese für rekonfigurierbare Architekturen
Wellna, D.
: Feske, K. (Prüfer); Boden, M. (Prüfer)
Thesis
2005A low-cost realization of an adaptable Protocol Processing Unit
Boden, M.; Gleich, A.; Rülke, S.; Nageldinger, U.
Conference Paper
2005Science and technology roadmapping for policy intelligence: Lessons for future projects
Costa, O. da; Boden, M.; Friedewald, M.
Conference Paper
2004Cost-efficient implementation of adaptive finite state machines
Boden, M.; Koegst, M.; Badia, J.L.T.; Rülke, S.
Conference Paper
2003Run-time reconfiguration of digital hardware for communications
Tiburcio Badia, J.L.
: Franke, G. (Prüfer); Boden, M. (Prüfer)
Thesis
2001Wiederverwendungsgerechte Entwurfsmethodik für SoC-basierte HW/SW-Systeme
Boden, M.
: Spallek, R.G. (Prüfer); Schneider, J. (Prüfer)
Thesis